ACM Journal on Emerging Technologies in Computing Systems· 2026Q2
Paralel Kodlama ve Çok Katmanlı Kodlanmış Dönüşüm Kullanarak HLS Tabanlı DSP Tasarımlarının IP Koruması
IP Protection of HLS-based DSP Designs using Parallel Encoding and Multi-Layer Encoded Transformation
- 0atıf
- Q2SCImago
- 2026yıl
Kısa özet
Tüketici elektroniği cihazlarında kullanılan yüksek seviyeli sentez (HLS) tabanlı DSP tasarımları için yeni bir IP koruma tekniği, paralel kodlama ve çok katmanlı kodlanmış dönüşüm mantığı kullanarak korsan ve orijinal IP sürümlerini ayırt eder; bu teknik, 1.24E-14'e kadar çıkan tesadüf olasılığı ve yüksek kurcalama toleransı sağlar.
Yapay zekâ ile başlık ve abstract'tan üretildi; tam metin okunmaz.
Ana noktalar
- Paralel kodlama ve çok katmanlı kodlanmış dönüşüm kullanan HLS tabanlı DSP tasarımları için yeni bir IP koruma tekniği sunulmaktadır.
- DCT çekirdek DSP tasarımı üzerinde gösterilen yöntem, korsan ve orijinal IP'yi ayırt eder.
- 1.24E-14'e kadar düşük tesadüf olasılığı ve 1.34E+154'e kadar yüksek kurcalama toleransı elde edilir.
- Nominal tasarım alan ek yükü ve minimum uygulama çalışma süresi ile kurcalama ve çarpışma saldırılarına karşı sağlamlık sunar.
Yapay zekâ ile başlık ve abstract'tan üretildi; tam metin okunmaz.
Özet (abstract)
Consumer electronic (CE) systems contain several digital signal processing (DSP) designs as intellectual property (IP). However, the IP piracy threat poses a momentous concern for the CE hardware community due to globalization in the design supply chain. This paper presents a novel IP protection technique for high-level synthesis (HLS)-based DSP designs used in CE devices, based on parallel encoding and multilayer encoded transformation logic, to distinguish between pirated and authentic IP versions. The paper also presents a demonstration of the proposed security technique on discrete cosine transformation (DCT) core DSP design. The proposed approach is sturdy against tampering and collision attack, as evident from the lower probability of coincidence (signifying sturdy digital evidence), higher tamper tolerance and enhanced attacker’s effort obtained compared to prior works, at nominal design area overhead. Results of the proposed approach revealed (a) probability of coincidence of upto 1.24E-14, (b) tamper tolerance of 1.34E+154 at nominal design area overhead and minimal implementation runtime. Comparison with several prior works revealed lower probability of coincidence, higher tamper tolerance and greater attacker’s effort, needed by the proposed approach.
Yazarların özeti; kaynağından alınmıştır. ACM Journal on Emerging Technologies in Computing Systems, 2026 · DOI ↗
Ücretsiz hesapla devam et
Makaleye Sor ile bu makaleye günde 3 soru ücretsiz; makaleyi kaydet, kaynakçasını al, ilgi alanına göre her gün yeni özetler. Çıkarımlar Premium.
Web'de ücretsiz devam etGoogle ya da Apple hesabınla giriş; kart istemez. Bu makaleye geri dönersin.
Telefonda:
Alan: Donanım ve Mimari
Hardware and ArchitectureComputer Science